東京高等裁判所 平成７年（行ケ）４７号 判決 1998年6月11日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
同代表者代表取締役
北岡隆
同訴訟代理人弁理士
竹中岑生
同
大槻聡
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 荒井寿光
同指定代理人
内藤照雄
同
石井研一
同
井上雅夫
同
小池隆
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が平成６年審判第８３３８号事件について平成６年１２月９日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和６１年１２月１２日、名称を「半導体メモリ装置」とする発明（以下、「本願発明」という。）につき、昭和５７年特許願第９５９３２号（昭和５７年６月２日出願。以下「原出願」という。）からの分割出願として特許出願（昭和６１年特許願第２９７０６６号）をし、平成４年３月１０日出願公告されたが、特許異議の申立てがあり、平成６年４月１９日拒絶査定を受けたので、同年５月１９日審判を請求した。特許庁は、この請求を平成６年審判第８３３８号事件として審理した結果、平成６年１２月９日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は、平成７年２月６日原告に送達された。
２ 本願発明の要旨
メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群と、この複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線と、前記複数のメモリセル群の配列方向の中間に設けられアクセスすべきメモリセル群の行アドレス情報を解読する行デコーダと、この行デコーダの出力端子に接続され前記複数のメモリセル群に亘って配置された前置ワード線と、前記複数のメモリセル群の各々に対応して設けられ前記メモリセル群の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線とを備えたことを特徴とする半導体メモリ装置。
３ 審決の理由の要点
(1) 本願発明の要旨は、前項記載のとおりである。
(2)<１> 米国特許第３、５３３、０８９号明細書（以下「引用例１」という。）には、特に第６図と第７図（別紙２参照）に関連して次のような半導体メモリ装置の発明が記載されている。
(a) ＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃのように４ビットずつ列方向に分割された複数のメモリセル群からなるメモリセルアレイに対して、Ｘアドレスが供給されるＸライン７０、７２、７４と、Ｙアドレスが供給されるＹライン３０、３２、３４と、コモンビットライン７８、８０、８２、８４が配置されている。
(b) ＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃが配置されたメモリセル列については、Ｘライン７０とＹライン３０の交点にワードセレクタゲート７６が設けられ、その出力側はＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃのゲートに共通に接続されている。また、ＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃはそれぞれ個別のビットライン３８、４０、４２、４４と、Ｘアドレス作動ゲート８６、８８、９０、９２を介してコモンビットライン７８、８０、８２、８４に接続される。
(c) 個別のメモリセル、例えばＭＯＳＦＥＴ１２に対する情報の書き込み、読み出し処理は、Ｘライン７０、Ｙライン３０、ワードセレクタゲート７６により、メモリセルアレイの中からＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃのグループを選定し、更に、情報処理回路５４の制御により、個別ビットライン３８、Ｘアドレス作動ゲート８６、コモンビットライン７８を介してＭＯＳＦＥＴ１２を入出力端子５６、６６に結合することにより行う。
<２> 特開昭５６－１９５８５号公報（以下「引用例２」という。）には、特に第２図を参照すると、消費電力の低減、メモリアクセスの高速性等の目的で、列方向に分割して配置された複数のメモリセル群の中間にローデコーダ２を設け、データ線Ｄ０～Ｄｎ、ワード線Ｗｍ～Ｗ０により特定のメモリセル１を選定するように構成した半導体メモリ装置の発明が記載されている。
(3) 本願発明と引用例１の一致点と相違点
<１>(a) 引用例１のＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等の列方向に分割された複数のメモリセル群は、本願発明の「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群」に相当する。
(b) 引用例１のＸライン７０、７２、７４は、列方向に分割されたメモリセル群に対応して設けられ、特定のメモリセル群を選択するものであるから、本願発明の「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線」に相当する。
(c) 本願発明の「前置ワード線」は、列方向に分割されたメモリセル群を複数列貫通して配置されたものであるが、引用例１のＹライン３０、３２、３４も列方向に分割されたメモリセル群を複数列貫通して配置されているから、本願発明の「複数のメモリセル群に亘って配置された前置ワード線」に相当する。
(d) 引用例１において、ワードセレクタゲート７６等のＭＯＳＦＥＴは、Ｘライン７０の選択信号と、Ｙライン３０の選択信号とに基づいて活性化され、その出力側に接続されたＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等に信号を供給するものであるから、引用例１のワードセレクタゲート７６等の出力信号線は、本願発明と同様にワード指定の信号を階層的にメモリセルに供給するものであり、本願発明の「複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」に対応する。
<２>(a) 従って、両者は、「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群と、この複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線と、前記複数のメモリセル群に亘って配置された前置ワード線と、前記複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線とを備えたことを特徴とする半導体メモリ装置」において一致する。
(b) しかし、両者は、本願発明が「複数のメモリセル群の配列方向の中間に設けられアクセスすべきメモリセル群の行アドレス情報を解読する行デコーダと、この行デコーダの出力端子に前置ワード線を接続する」構成であるのに対して、引用例１はこのような構成を具備しない点、において相違している。
<３> なお、請求人は、引用例１に記載のものは例えば４個のメモリセル１２、１２ａ、１２ｂ、１２ｃは信号処理の際に一単位として選定されるものであり、個別には選定されない旨の主張をしているのでこの点について検討すると、引用例１の１欄６９行目ないし２欄１行目の「Ｉｎ ｔｈｅ ｐｒｅｆｅｒｒｅｄ－－ｐｅｒ ｗｏｒｄ．」の記載、及び４欄５ないし７行目の「Ｉｔ ｗｉｌｌ ｂｅ－－ｆｏｒ ｃｌａｒｉｔｙ．」の記載等からみて、各メモリセルは個別に選定され得るものであるから、この点についての請求人の主張は認められない。
(4) 相違点についての判断
消費電力の低減、メモリアクセスの高速化という本願発明と目的において共通する引用例２には、列方向に分割して複数のメモリセル群を配置し、その配列方向の中間にアクセスすべきメモリセル群の行アドレス信号を解読する行デコーダを設け、行デコーダの出力端子にワード線を接続することが記載されており、ワード線に対する信号を行デコーダから供給する構成とすることや、該行デコーダをメモリセルアレイの中間部に配置するようなことは、当該技術分野においては慣用の技術とみられるから、引用例１においてＹライン（前置ワード線）に対する信号供給を、引用例２のようにメモリセルアレイの中間部に配置した行デコーダから行う構成とすることに格別な困難性は認定できない。
そうすると、前記相違点は格別なものとはいえないものであり、また、本願発明により得られる効果も当業者において予測可能な範囲にとどまるものであって、格別なところはみられない。
(5) したがって、本願発明は、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法２９条２項の規定により特許を受けることができない。
４ 審決の取消事由
審決の理由の要点(1)は認める。
同(2)<１>のうち、(b)は認め、その余は争う。同(2)<２>は認める。
同(3)<１>は争う。同(3)<２>のうち、(a)は争い、(b)は認める。同(3)<３>は争う。
同(4)は認める。
同(5)は争う。
審決は、本願発明と引用例１に記載されたものとの一致点の認定を誤り（取消事由１）、信義則に反する認定判断をしたため（取消事由２）、進歩性の判断を誤ったものであるから、違法なものとして取り消されるべきである。
(1) 取消事由１（一致点の認定の誤り）
<１> メモリセル群
審決は、引用例１のＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等の列方向に分割された複数のメモリセル群は、本願発明の「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群」に相当すると認定するが、誤りである。
本願特許請求の範囲にいう「メモリセルアレイを列方向に分割して配置した」各「メモリセル群」は、列アドレス信号に基づいて選択される複数の列を含むと解すべきである。
その理由は、次のとおりである。
(a) 各「メモリセル群」が列アドレス信号に基づいて選択される１列のみしか含まないと解すると、「メモリセルを列方向に分割」する技術的意義が全くなく、従来の「メモリセルをマトリクス状に配置したメモリセルアレイ」と同じ構成になってしまうこと。
(b) 「分割された各メモリセル群」には、特定のメモリセル群を選択する「メモリセル群選択線」が設けられており、本願発明は、列アドレス信号が印加される列アドレス線（引用例１第７図のＸアドレス線７０、７２、７４に対応）のみならず、特定のメモリセル群を選択する信号が印加される「メモリセル群選択線」を構成要件として含んでいること。
(c) 選択すべき特定のメモリセルを選択するために、行アドレス信号と列アドレス信号とを用いることは当業者に周知の技術であること。
これに対し、引用例１の第７図に記載されているのは、ＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃは同一アドレスであるので、列方向に分割された複数のメモリセル群ではなく、単に４ビットずつ並列に読み書きできるように構成されたメモリセルアレイにすぎない。
<２> メモリセル群選択線
審決は、引用例１のＸライン７０、７２、７４は、列方向に分割されたメモリセル群に対応して設けられ、特定のメモリセル群を選択するものであるから、本願発明の「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線」に相当すると認定するが、誤りである。
本願特許請求の範囲にいう「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線」とは、メモリセルの特定の列あるいは同一列アドレスにある特定の複数列を選択するものではなく、「列方向に分割して配置した複数のメモリセル群」のうち「特定のメモリセル群」を選択するものである。本願発明では、その特定のメモリセル群の中の特定の列の選択は、列アドレス信号で行うように構成されているものである。
なお、本願特許請求の範囲には、列アドレス信号や列アドレス線について明記していないが、メモリセルをマトリクス状に配置した半導体メモリ装置において、特定のメモリセルを選択するのに、行アドレス信号と列アドレス信号とを用いること及びそれらの信号を印加する行アドレス線と列アドレス線とを備えていることは当業者にとって自明のことである。そこで、本願特許請求の範囲には、そのような当業者に自明な周知技術を明記しなかっただけである。
これに対して、引用例１の第７図に記載された半導体メモリ装置においては、上記<１>のとおり、「列方向に分割して配置した複数のメモリセル群」は存在しないから、引用例１の第７図のＸライン７０、７２、７４は、列方向に分割されたメモリセル群に対応して設けられてはおらず、特定のメモリセル群を選択するものではない。
<３> 前置ワード線
審決は、本願発明の「前置ワード線」は、列方向に分割されたメモリセル群を複数列貫通して配置されたものであるが、引用例１のＹライン３０、３２、３４も列方向に分割されたメモリセル群を複数列貫通して配置されているから、本願発明の「複数のメモリセル群に亘って配置された前置ワード線」に相当すると認定するが、誤りである。
引用例１の第７図に記載された半導体メモリにおいては、上記<１>のとおり、列方向に分割されたメモリセル群は存在しないから、Ｙライン３０、３２、３４も列方向に分割されたメモリセル群を複数列貫通して配置されているということはできない。
<４> 分割ワード線
審決は、引用例１において、ワードセレクタゲート７６等のＭＯＳＦＥＴは、Ｘライン７０の選択信号と、Ｙライン３０の選択信号とに基づいて活性化され、その出力側に接続されたＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等に信号を供給するものであるから、引用例１のワードセレクタゲート７６等の出力信号線は、本願発明と同様にワード指定の信号を階層的にメモリセルに供給するものであり、本願発明の「複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前置ワード線の選択信号とに基づいて活性化される分割ワード線」に対応すると認定するが、誤りである。
(a) 引用例１の第７図に記載されているメモリセルアレイは、１つのアドレスに４ビットが対応するものであるから、このようなものにおいて、本願発明のような「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群」、「メモリセル群選択線」、「前置ワード線」及び「分割ワード線」を備えた構成にするためには、参考図１（別紙３参照）のごとき構成を必要とする。引用例１の第７図（別紙２参照）と参考図１とを対比すれば、引用例１の第７図には「前記複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」は、開示も示唆もされていなことは明らかである。
(b) また、引用例１に記載のものにおいては、ワードセレクタゲート７６等の出力信号は、Ｘライン７０、７２、７４の選択信号とＹライン３０、３２、３４の選択信号とによって一義的に定まるものではないから、本願発明のように「前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」を備えているとはいえない。
すなわち、甲第６号証（山下博典編著「半導体集積回路」昭和４５年６月２０日初版発行 日刊工業新聞社）には、１９３頁記載の図５．３０の３入力ゲートに関し、「入力としてＧ1～Ｇ3、出力としてＤ1、そしてＳ3を接地すると正論理ＮＯＲとなる。すなわち、Ｇ1、Ｇ2、Ｇ3にしきい値電圧以上（絶対値でいう。）の負電圧が加わるとＱ1、Ｑ2、Ｑ3はともにオンとなり出力は”１”となる。Ｇ1～Ｇ3のうちどれか一つが”１”状態のときはＤ1は”０”である。Ｄ2、Ｄ3についてはやや複雑で、Ｄ2についてはＧ1が”０”でＱ1がオン状態ではＧ2、Ｇ3についてＮＯＲとなる。しかしＧ1が”１”（Ｑ1がオフ状態）では、Ｇ2、Ｇ3がともに”０”のとき（Ｑ2、Ｑ3がともにオンのとき）に”１”となる以外は不定となる。というのはＱ1がオフでＱ2、Ｑ3のいずれかがオフのときはＤ2からＱ1、Ｑ2側を見る抵抗は非常に高く、したがってＤ2の電圧はそれらの入力が入ってしばらくの間は寄生容量のため前の状態を保持するからである。」（１９２頁２４行ないし１９４頁８行）との記載がある。また、１９４頁の表５．２４には、図５．３０の３入力ゲートの真理値表が示されている。
甲第６号証の図５．３０（別紙４参考図２(a)参照）において、トランジスタＱ2及びＱ3がオフのときの出力端子Ｄ2の出力信号を考察する場合の回路が参考図２(b)（別紙４参照）のようになるが、参考図２(b)のトランジスタＱ1は、引用例１第７図のワードセレクタゲート７６等のＭＯＳＦＥＴと等価であることは明白である。そして、参考図３（別紙５）により説明すると、引用例１第７図のワードセレクタゲート７６、７６１、７６２、７６３、７６４、７６５の出力信号は、以下のようになる。
いま、Ｘアドレス線７０が“Ｈ”、７２、７４が“Ｌ”、Ｙアドレス線３０が“Ｈ”、３２、３４が“Ｌ”とすると、ＭＯＳＦＥＴ７６及び７６３はオンとなり、ワードセレクタゲート７６の出力信号は“Ｈ”、ワードセレクタゲート７６３の出力信号は“Ｌ”となることは明らかである。ところが、ＭＯＳＦＥＴ７６１、７６２、７６４、７６５は全てオフであるから、ワードセレクタゲート７６１、７６２、７６４、７６５の出力信号はともに不定（“Ｈ”又は“Ｌ”）となる。
したがって、メモリセル１２を選択しようとしても、同時にメモリセル１１２や２１２が選択される。これらのメモリセル１２、１１２、２１２は、すべて共通のビット線３８に接続されているので、メモリセル１２のデータを正しく読み書きすることが不可能である。
<５> 被告の主張に対する反論
(a) メモリセル群選択線について
被告は、引用例１の構成においても各メモリセル（１２、１２ａ、１２ｂ、１２ｃ）は、本願発明のメモリセル群選択線に相当するＸライン（７０、７２、７４）とは別の、本願発明実施例記載のビット線に相当するビットライン３８、４０、４２、４４に接続されており、この点において審決の引用例１の認定に誤りはないと主張する。しかしながら、引用例１の第７図によれば、Ｘライン７０、７２、７４は、ビットライン３８、４０、４２、４４に接続されたＸアドレス動作ゲート８６、８８、９０、９２に接続され、ビットライン３８、４０、４２、４４と共通ビット線７８、８０、８２、８４との接続を制御しており、この点において、引用例１のＸアドレス線７０、７２、７４は、本願発明のメモリセル群選択線とは異なるものである。
(b) ビット線について
本願発明の背景技術として、本願明細書（甲第２号証）には、次の記載がある。
「この構成による半導体メモリセル装置（注・第２図に示す従来の半導体メモリ装置）は同一行上のすべてのメモリセルが活性化されるので、全列に電源からメモリセルに電流が流れ込み、コラム数の多い大容量スタティックＲＡＭを構成する場合、消費電流が大きくなる。そこで、消費電流を少なくするため、従来、第４図に示す半導体メモリ装置が提案されている。この場合、行デコーダ４をメモリセルプレーンの中央に配し、ワード線を左側ワード線３ａおよび右側ワード線３ｂに分割し、左右のメモリセル群の選択された方のメモリセル群のワード線のみ活性化することにより、全列の内、半数の列にだけ電流パスを生じさせるものである。なお、１２ａおよび１２ｂはそれぞれ左側ワード線３ａあるいは右側ワード線３ｂを選択するアンドゲート、１３ａおよび１３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂを開状態にするゲート信号線である。
次に、第５図は第４図の思想に基づいて構成した従来の半導体メモリ装置を示す配置図である。この場合、行デコーダ４ａおよび４ｂを複数列配置し、ワード線３ａ～３ｂをその倍数だけ分割し、直流電流路のできる数を減少させるものである。」（３欄２１行ないし４３行）
本願明細書中の上記の記載から、本願発明は、第２図及び第４図に示された半導体メモリ装置の問題点を解決しようとするものであることが明らかである。
本願第４図に示された半導体メモリ装置は、同第２図に示された半導体メモリ装置の改良に係るものであることが、上記の本願明細書の記載から明らかである。そして、同第４図に示す半導体メモリ装置は、「行デコーダ４をメモリセルプレーンの中央に配し、ワード線を左側ワード線３ａおよび右側ワード線３ｂに分割し、左右のメモリセル群の選択された方のメモリセル群のワード線のみ活性化することにより、全列の内、半数の列にだけ電流パスを生じさせるものである。」（３欄２７行ないし３３行）ことが明記されている。
そこで、同第４図において、分割されたワード線３ａ、３ｂとメモリセル１およびビット線２ａ、２ｂとの接続関係をみると、分割された左側ワード線３ａには、２列にわたってメモリセル１とこれらのメモリセル１に接続された２列のビット線対２ａ、２ｂとが接続されたものが示されている。同様に、分割された右側ワード線３ｂにも２列にわたってメモリセル１とこれらのメモリセル１に接続された２列のビット線対（２ａ、２ｂ）とが接続されたものが明示されている。
このように、本願発明の背景技術は、分割されたワード線３ａ、３ｂには、複数列のメモリセルと各メモリセルに接続された複数列のビット線対とが接続されるものであることを当然の前提としていることが明らかである。
次に、本願発明の実施例についてみると、本願明細書には、次のような記載がある。
「第１図は、本発明に係わる半導体メモリ装置の一実施例を示すブロック図であり、一例として、列方向に３個に分割したメモリセル群１ａ、１ｂおよび１ｃを配置した場合を示す。同図において、１４ａ、１４ｂおよび１４ｃはこのメモリセル群１ａ～１ｃを選択するメモリセル群選択線、１５は分割ワード線としてのワード線３ａ～３ｃと同一方向に並行して配置した前置ワード線、１６ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワード線１５とメモリセル群選択線１４ａ～１４ｃに接続し、出力端子がそれぞれワード線３ａ～３ｃに接続するアンドゲートである。行デコーダ４はメモリセル群の配列方向の中間に配置されている。
次に、上記構成による半導体メモリ装置の動作について説明する。まず、例えばメモリセル群１ａ内のメモリセルを選択する場合、アクセスすべきメモリセル群１ａの行アドレス情報を行デコーダ４で解読し、前置ワード線１５の１本を活性化する。そして、メモリセル群選択線１４ａに選択信号を加えると、アンドゲート１６ａが開き、ワード線３ａを活性化する。したがって、図示せぬ電源から図示せぬビット線を経て、メモリセル群１ａへ流れ込むコラム電流が流れるのは選択されたメモリセル群１ａ内にあるコラムのみである。」（４欄２７行ないし５欄７行）
上記の明細書の記載中、「図示せぬ電源から図示せぬビット線を経て、メモリセル群１ａへ流れ込むコラム電流が流れるのは選択されたメモリセル群１ａ内にあるコラムのみである。」とあるのは、分割ワード線３ａ～３ｃには、第４図に示したものと同様に複数列にわたってメモリセルがそれぞれ接続され、それらのメモリセルに複数列のビット線対が接続されていることを当然の前提として、「図示せぬビット線」としたものであると理解するのが自然である。
また、本願明細書には「メモリセル群選択線」に関し、「同図（注・第１図）において、１４ａ、１４ｂおよび１４ｃはこのメモリセル群１ａ～１ｃを選択するメモリセル群選択線」（４欄３０行ないし３２行）であると明記されており、「メモリセル群選択線」と「ビット線」とは、明確に別異のものとして定義されている。
特許法７０条２項は、「前項の場合においては、願書に添付した明細書の特許請求の範囲以外の部分の記載及び図面を考慮して、特許請求の範囲に記載された用語の意義を解釈するものとする。」と規定するが、この規定は、特許出願に係る発明の要旨認定の場合にも同様に解すべきである。
以上述べたところから明らかなように、本願特許請求の範囲記載中の「この複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線」は「ビット線」とは全く異なるものと解すべきである。
また、本願特許請求の範囲の記載中の「前記複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」には、本願の第４図に示す半導体メモリ装置と同様に、複数列にわたってメモリセルが接続され、これらのメモリセルに複数列のビット線が接続されることを当然の前提とするものであることが明らかである。
(2) 取消事由２（信義則違反）
<１> 本願は、特許願昭和５７年９５９３２号（原出願）から昭和６１年１２月１２日分割出願されたものであるが、特許願昭和５７年９５９３２号から同日に分割された特許出願として、特許願昭和６１年第２９７０６２号（以下「先願」という。）がある。
本件の審決も、先願の審決も、両発明の構成要件が同一であり、かつ、主たる引用例も同一であるから、同一の争点を主要な先決問題としていることは明らかである。そうすると、信義則ないし法的安定性の観点から、後の審判では先の審判の認定判断に反するか、又はこれと矛盾する認定判断をすることは禁じられていると解すべきである。
本件の審決は、先願に係る審判官のした決定及び審決に反するか、又はこれと矛盾する認定判断をしていることは明白であり、信義則に反するから、違法として取り消されるべきである。
<２> すなわち、先願発明の要旨は、特公平４－２１９５７号公報（甲第７号証）の特許請求の範囲に記載のとおりであり、本願発明と主たる構成要件が同一である。
被告は、先願発明を構成する「メモリセル」の要件として、「入出力端子を互いにクロスカップルした一対のトランジスタとこの各トランジスタの出力対に各々接続された一対の負荷素子と一対のアクセストランジスタとからなる」という限定がある点を主張するが、本願発明では「メモリセル」、先願発明では「スタティックランダムアクセスメモリのメモリセル」であることが特許異議の申立ては理由がないとの結論を導く上で何らの理由になっていないものであるから、この点の被告の主張は理由がない。
<３> 先願は、平成４年４月１４日特許出願公告されたが、同年７月１４日、先願発明は本件の引用例１に基づいて当業者が容易に発明をすることができたとの理由で、特許異議の申立てがあった。
これに対して、特許庁審判官は、平成５年８月１６日、「本件特許異議の申立ては、理由がない。」との決定とともに、先願について特許すべき旨の審決をした。その理由は、先願発明の主たる構成要件である(a)メモリセルアレイを列方向に分割すること、(b)メモリセル群選択線を設けること、(c)前置ワード線と分割ワード線を設けること、(d)分割ワード線を前置ワード線の選択信号とメモリセル群選択線の出力信号とに基づいて活性化することが、本件の引用例１には記載も示唆もされていないと認定判断したものである。
第３ 原告の主張に対する認否及び反論
１ 請求の原因１ないし３は認め、同４は争う。審決の認定、判断は正当であり、原告主張の誤りはない。
２ 反論
(1) 取消事由１（一致点の認定の誤り）について
<１> メモリセル群
本願特許請求の範囲にいう「列方向に分割して配置した複数のメモリセル群」の構成は、「行、列各方向に複数のメモリセルを配置したメモリセルアレイを列方向に適当数分割して複数のメモリセル群を形成する」ということを意味し、引用例１の第７図に記載されているような「ワード志向メモリアレイ」等の列方向に複数のメモリセルが設けられている構成を排除するものではない。
メモリセル群内の特定のメモリセルにのみアクセス可能な構成とするには、甲第２号証の第２図の従来例のブロック図に記載されているような「各メモリセル群にビット線を配置して、特定のビット線を選択する構成が設けられている」点を構成要件とすることが必要であるが、このような構成は、本願特許請求の範囲には記載されていない。
<２> メモリセル群選択線
引用例１の第７図のＸライン７０、７２、７４は、それぞれのＸラインがワードセレクタゲート７６等により、列方向に分割されたメモリセル群のうち特定のメモリセル群のみを選択するものであるから、本願発明の「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうち特定のものを選択するメモリセル群選択線」に相当する。
<３> 前置ワード線
引用例１の第７図のＹラインは、Ｘライン７０、７２、７４により列方向に分割された複数のメモリセル群に亘って配置され、しかも直接に個別のメモリセルに信号を選択するものでない点で本願発明の「前置ワード線」と機能において共通するものであるから、引用例１には本願発明の「複数のメモリセル群に亘って配置された前置ワード線」の構成が記載されている。
<４>分割ワード線
(a) また、引用例１の第７図においても、例えばＹライン３０でアドレス指定をした際にＹラインに接続されたすべてのメモリセルを活性化するのではなく、特定のＸライン、例えばＸライン７０でアドレス指定して、Ｘライン７０とＹライン３０との交点に配置されているワードセレクタゲート７６を選択し、このワードセレクタゲート７６の出力線に接続されているメモリセルのみを活性化するものであるから、Ｙラインとワードセレクタゲートの出力線との２つの選択手段により階層的にメモリセル群にアクセスする構成としている点では本願発明のものと共通している。また、本願発明において「分割ワード線」は、メモリセル群内の特定の分割ワード線に接続されている列方向に配置されたすべてのメモリセルに信号を供給するものであるが、引用例１に記載された、ワードセレクトゲートの出力信号線からその出力信号線に接続されたすべてのメモリセル１２、１２ａ、１２ｂ、１２ｃ等に信号を供給する構成と差異はない。よって、引用例１には本願発明の「分割ワード線」の構成が記載されている。
(b) 原告は、引用例１に記載のものにおいては、ワードセレクタゲート７６等の出力信号は、Ｘライン７０、７２、７４の選択信号とＹライン３０、３２、３４の選択信号とによって一義的に定まるものではない旨主張するが、甲第６号証図５．３０のトランジスタＱ１はその出力Ｄ１側の端子が符号のないトランジスタ（ゲート端子がＶＤＤに接続されているもの。Ｑ１等のスイッチングを行うＦＥＴに対して負荷として作用するものであるので、以下「負荷トランジスタ」という．）を介して、電源端子ＶＤＤ（甲第６号証１９４頁の表５．２３からも明らかなように通常固定された電位を供給する）に接続されている。これに対して、引用例１の第７図（別紙５参考図３参照）のワードセレクタゲート７６、７６１、７６２等のＭＯＳＦＥＴは、このような負荷トランジスタを有していないばかりでなく、引用例１第９図の信号線７０の波形図からも解るように、０Ｖから－１０Ｖの間の電位で「駆動」されており、この駆動の結果として選択されたワードセレクタゲートの出力線が活性化されメモリセル（１２～１２ｃ）が読み出されるのである。したがって、引用例１第７図のワードセレクタゲート７６等のＭＯＳＦＥＴの機能、動作は、参考図２(b)（別紙４参照）のトランジスタＱ１の機能、動作とは全く相違しており、両者を等価であるとして行われた原告の考察は成り立ち得ないものである。
さらに、オフであるワードセレクタゲート７６１、７６２等の出力は「不定」であるとはいっても現実にレベルが定まらないのではなく、出力線自体が有する浮遊容量によって以前のレベルが保持されているので、選択されていないメモリセルのトランジスタはオフに留まり、メモリセル１２を選択しようとして同時にメモリセル１１２や２１２が選択されるようなことは起こらず、選択されたメモリセルのみが正しく読み書きされるものである。
<５> メモリセル群選択線について
(a) 仮に、本願発明の実施例において「メモリセル群選択線」とは別の、メモリセルに接続された「ビット線」の存在について明細書に記載されていると認めたとしても、引用例１の構成においても各メモリセル（１２、１２ａ、１２ｂ、１２ｃ）は、本願発明のメモリセル群選択線に相当するＸライン（７０、７２、７４）とは別の、本願発明実施例記載のビット線に相当するビットライン３８、４０、４２、４４に接続されており、この点において審決の引用例１の認定に誤りはない。また、Ｘアドレス動作ゲート８６等の存在とは関わりなく、引用例１のＸアドレス線７０、７２、７４は、Ｙアドレス線３０、３２、３４と共同して、ワードセレクタゲート７６等を駆動し、メモリセル群１２、１２ａ、１２ｂ、１２ｃ等を選択しているのであるから、引用例１には本願発明の「メモリセル群選択線」に相当するものが存在しないとの原告の主張は根拠のないものである。
(b) 原告は、本願特許請求の範囲にいう「メモリセルアレイを列方向に分割して配置した」各「メモリセル群」は、列アドレス信号に基づいて選択される複数の列を含むと解すべきであると主張するが、各メモリセル群は列アドレス信号に基づいて選択される複数の列を含むとの構成は、本願特許請求の範囲には記載されていない事項である。
原告は、本願発明の構成要件にいう「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうち特定のものを選択するメモリセル群選択線」とは、メモリセルの特定の列あるいは同一列アドレスにある特定の複数列を選択するものではなく、「列方向に分割して配置した複数のメモリセル群」のうち「特定のメモリセル群」を選択するものであると主張するが、本願特許請求の範囲には「メモリセル群選択線」と「列アドレス」の関係につき何ら記載がない以上、これも根拠のない主張である。
(2) 取消事由２（審議則違反）について
<１> 先願（甲第７号証）の特許請求の範囲によれば、先願発明を構成する「メモリセル」の要件として、「入出力端子を互いにクロスカップルした一対のトランジスタとこの各トランジスタの出力対に各々接続された一対の負荷素子と一対のアクセストランジスタとからなる」という限定があり、本願発明の「メモリセル」の構成とは決定的に相違するものであり、異議申立理由に係る証拠（本願の引用例１）には、この先願発明の「メモリセル」に関する上記要件が記載されていないことからしても、先願発明に係る審判における認定判断は、本件に関しては全く当を得ないものである。
<２> また、両審判に共通する証拠の認定判断について、先に出された審決の認定判断に後の審決の認定判断が従わなければならない旨の特許法上の明文の規定はない。さらに、両者は別の審判事件の証拠の認定判断であるから、それぞれ独立した認定判断をすることに何ら問題はない。
第４ 証拠
証拠関係は、本件記録中の書証目録記載のとおりであって、書証の成立はいずれも当事者間に争いがない。
理由
１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）及び同３（審決の理由の要点）については、当事者間に争いがない。
そして、審決の理由の要点(2)<２>（引用例２の記載事項の認定）、(3)<２>(b)（相違点の認定）及び(4)（相違点についての判断）は当事者間に争いがない。
２ 取消事由１（一致点の認定の誤り）について
(1) 審決の理由の要点(2)<１>（引用例１の記載事項の認定）のうち、(b)は当事者間に争いがない。
(2)メモリセル群
<１> 甲第３号証によれば、引用例１には「図７及び図８は本発明の概念を具体化した典型的なワード志向メモリアレイを示す。Ｙ線３０、３２、３４にはＹアドレスが現れ、Ｘ線７０、７２、７４にはＸアドレスが現れる。所与の対のＸとＹアドレスの一致はそれに対応するワード選択ゲート７６を動作させる。この選択ゲート７６はまた上記の図６に関して説明した態様で選択された語のメモリＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃを使用可能にする。アドレスされたビットから得られる情報は、以下に説明する目的のため、それぞれＸアドレス動作ゲート８６、８８、９０及び９２によって共通のビット線７８、８０、８２、８４に接続されたビット線３８、４０、４２、４４に転送される。」（４欄４２行ないし５５行、訳文１３頁５行ないし１７行）と記載されていることが認められる。この記載及び第７図によれば、引用例１の第７図のものは、ダイナミックＲＡＭであって、各メモリセルは１つのトランジスタと１つの容量から構成されていること、このメモリはワード志向のもので、４つのメモリに対し１つのアドレスが対応するものであること、及び、第７図には、縦方向（列方向）にそれぞれＸライン７０、７２でエネイブル（活性化）されるメモリセルから構成される２つのブロックに分割されているメモリ装置が開示されていることが認められる。
<２> 前記のとおり、本願発明の要旨（特許請求の範囲）は、「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群」というものであり、それ以上の限定はないものである。
そうすると、上記<１>に認定の引用例１の第７図のものは、本願特許請求の範囲に含まれるものである。
<３> 原告は、本願特許請求の範囲にいう各メモリセル群は列アドレス信号に基づいて選択される複数の列を含むと解すべきであると主張するが、本願特許請求の範囲の記載は上記とおりであって、それ以上に各メモリセル群の構成を限定する記載はないから、この点の原告の主張は採用することができない。
<４> したがって、引用例１のＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等の列方向に分割された複数のメモリセル群は、本願発明の「メモリセルをマトリクス状に配置したメモリセルアレイを列方向に分割して配置した複数のメモリセル群」に相当するとの審決の認定に誤りはない。
(3) メモリセル群選択線
<１> 引用例１の第７図において、列（縦）方向に分割されたメモリセル群が存在することは、前記(2)のとおりであり、Ｘライン７０、７２、７４は、列（縦）方向に分割されたメモリセル群に対応し、特定のメモリセル群を選択するものであると認められる。したがって、引用例１のＸライン７０、７２、７４は、列方向に分割されたメモリセル群に対応して設けられ、特定のメモリセル群を選択するものであるから、本願発明の「複数のメモリセル群の各々に対応して設けられ各メモリセル群のうちの特定のものを選択するメモリセル群選択線」に相当するとの審決の認定に誤りはない。
<２> 原告は、本願発明は列アドレス信号でその特定のメモリセルアレイ群の中の特定の列を選択するように構成されているものである旨主張するが、本願特許請求の範囲には、引用例１の第７図のものを含まないものとするために必要な列アドレス信号を加える構成が記載されておらず、また、その点が記載されているに等しいと解することもできないから、この点の原告の主張は採用することができない。
(4) 前置ワード線
引用例１の第７図のものにおいて、列方向に分割されたメモリセル群が存在することは、前記(2)のとおりであるから、引用例１のＹライン３０、３２、３４も列方向に分割されたメモリセル群を複数列貫通して配置されているものである。したがって、本願発明の「前置ワード線」は、列方向に分割されたメモリセル群を複数列貫通して配置されたものであるが、引用例１のＹライン３０、３２、３４も列方向に分割されたメモリセル群を複数列貫通して配置されているから、本願発明の「複数のメモリセル群に亘って配置された前置ワード線」に相当するとの審決の認定に誤りはない。
(5) 分割ワード線
甲第２号証によれば、本願明細書には、「この構成による半導体メモリセル装置（注・第２図に示す従来の半導体メモリ装置）は同一行上のすべてのメモリセルが活性化されるので、全列に電源からメモリセルに電流が流れ込み、コラム数の多い大容量スタティックＲＡＭを構成する場合、消費電力が大きくなる。そこで、消費電流を少なくするため、従来、第４図に示す半導体メモリ装置が提案されている。この場合、行デコーダ４をメモリセルプレーンの中央に配し、ワード線を左側ワード線３ａおよび右側ワード線３ｂに分割し、左右のメモリセル群の選択された方のメモリセル群のワード線のみ活性化することにより、全列の内、半数の列にだけ電流パスを生じさせるものである。なお、１２ａおよび１２ｂはそれぞれ左側ワード線３ａあるいは右側ワード線３ｂを選択するアンドゲート、１３ａおよび１３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂを開状態にするゲート信号線である。
次に、第５図は第４図の思想に基づいて構成した従来の半導体メモリ装置を示す配置図である。この場合、行デコーダ４ａおよび４ｂを複数列配置し、ワード線３ａ～３ｂをその倍数だけ分割し、直流電流路のできる数を減少させるものである。」（３欄２１行ないし４３行）と記載されていることが認められる。
この記載によれば、本願発明における分割ワード線の分割とは、本願明細書の第４図（別紙１参照）で示されるメモリ装置において、ワード線をメモリセル群ごと（左右のメモリセル群ごと）に活性化するように分割することを意味するものと認められる。
他方、引用例１の第７図において、ワードセレクタゲート７６の出力、すなわちＦＥＴ素子の１２、１２ａ、１２ｂ、１２ｃのゲートを接続する線は、Ｙライン３０をメモリセル群ごとに活性化するものであるから、Ｙラインを分割するものと認められる。
そうすると、引用例１において、ワードセレクタゲート７６等のＭＯＳＦＥＴは、Ｘライン７０の選択信号と、Ｙライン３０の選択信号とに基づいて活性化され、その出力側に接続されたＭＯＳＦＥＴ１２、１２ａ、１２ｂ、１２ｃ等の信号を供給するものであるから、引用例１のワードセレクタゲート７６等の出力信号線は、本願発明と同様にワード指定の信号を階層的にメモリセルに供給するものであり、本願発明の「複数のメモリセル群の各々に対応して設けられ前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」に対応するとの審決の認定に誤りはない。
(6) 分割ワード線に関する原告の主張について
原告は、引用例１に記載のものにおいては、ワードセレクタゲート７６等の出力信号は、Ｘライン７０、７２、７４の選択信号とＹライン３０、３２、３４の選択信号とによって一義的に定まるものではないから、本願発明のように「前記メモリセル群選択線の選択信号と前記前置ワード線の選択信号とに基づいて活性化される分割ワード線」を備えているとはいえない旨主張する。
しかしながら、参考図２(b)（別紙４参照）の構成は、参考図２(a)（別紙４参照）のＮＡＮＤ回路の構成であり、ＦＥＴが直列接続された形になっているものであるのに対し、引用例１の第７図ワードセレクタゲートのトランジスタＱ1は、ＦＥＴが直列接続された回路を構成していないものであるから、参考図２(b)のトランジスタＱ１は、引用例１第７図（なお、参考図３（別紙５）参照）のワードセレクタゲート７６、７６１、７６２等のＭＯＳＦＥＴと等価であることが認められないものである。そうすると、これを前提とする、メモリセル１２を選択しようとしても、同時にメモリセル１１２や２１２が選択されるとの原告の主張も、採用することができない。
また、甲第６号証によれば、図５．３０（参考図２（別紙４）(b)参照）のトランジスタＱ1はその出力Ｄ1側の端子が負荷トランジスタ（Ｑ1の上のもの）を介して、電源端子ＶＤＤ（甲第６号証１９４頁の表５．２３からも明らかなように通常固定された電位を供給する。）に接続されているのに対し、引用例１の第７図のワードセレクタゲート７６、７６１、７６２等のＭＯＳＦＥＴは、このような負荷トランジスタを有していないばかりでなく、甲第３号証（第９図の信号線７０の波形図）によれば、０Ｖから－１０Ｖの間の電位で「駆動」されていることが認められ、この駆動の結果として選択されたワードセレクタゲートの出力線が活性化されメモリセル（１２ないし１２ｃ）が読み出されるものである。したがって、引用例１第７図のワードセレクタゲート７６等のＭＯＳＦＥＴの機能、動作は、参考図２(b)のトランジスタＱ１の機能、動作とは全く相違しており、両者を等価であることを前提とする原告の主張は成り立ち得ないものである。
さらに、仮に、引用例１の第７図のワードセレクタゲート７６１、７６２等のトランジスタがオフである場合には、その出力信号は「不定」となるとの原告の主張が正しいとしても、甲第３号証によれば、引用例１には、アドレスの選択について、「図９からわかるように、アドレスの開始はすべてのビット線が論理「０」にリセットされた時点でなされる。」（３欄６２行ないし６４行、訳文１０頁７行ないし９行）、「図７の読取り、書込み、復元及びプリセット回路は図６のものと同じものである。ただし、ＸアドレスがＹアドレスのようにφ１とφ２のクロックタイム中にのみ現れるとするならば、追加のプリセットゲート９４、９６、９８、１００は個別ビット線３８、４０、４２、４４を放電することが必要とされる。」（４欄５６行ないし６１行、訳文１３頁１８行ないし１４頁３行）と記載されていることが認められ、この記載によれば、引用例１ではこの回路が動作するようにリセット等の動作条件が設定されていると解するべきである。
したがって、原告の上記主張は採用することができない。
(7) 以上によれば、原告主張の取消事由１は理由がない。
３ 取消事由２（信義則違反）について
(1) 原告は、本件の審決も、先願の審決も、両発明の構成要件が同一であり、かつ、主たる引用例も同一であるから、同一の争点を主要な先決問題としていることは明らかであり、信義則ないし法的安定性の観点から、後の審判では先の審判の認定判断に反するか、又はこれと矛盾する認定判断をすることは禁じられていると解すべきである旨主張するが、別事件である先願の審決における判断が後行の本件の審決における判断を拘束すると解すべき根拠はないから、この点の原告の主張は採用することができない。
(2) しかも、甲第７号証によれば、先願発明は、「入出力端子を互いにクロスカップルした一対のトランジスタとこの各トランジスタの出力対に各々接続された一対の負荷端子と一対のアクセストランジスタとからなるメモリセル」からなるメモリセル群を備えていることが認められ、前記のとおり、何らの限定のないメモリセルを有する本願発明とは異なるものであるから、原告の主張は、そもそも両発明の構成要件が同一であるとの前提を欠き、採用することができない。
(3) したがって、原告主張の取消事由２は理由がない。
４ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する（平成１０年５月２６日口頭弁論終結）。
（裁判長裁判官 永井紀昭 裁判官 濵崎浩一 裁判官 市川正巳）
別紙１
<省略>
<省略>
別紙２
Oct. 6, 1970 S.E. WAHLSTROM 3，533，089
SINGLE-RAIL MOSFET MENORY WITH CAPACITIVE STORAGE
Filed May 16, 1969 5 Sheets-Sheet 3
<省略>
別紙３
<省略>
別紙４
参考図 ２
(a) 甲第５号証１９３頁図５．３０
(b)上記(a)図で、Ｑ2及びＱ3がオフの場合
<省略>
別紙５
参考図 ３
甲第３号証 ＦＩＧ７における選択動作
（Ｘアドレス線７０、Ｙアドレス線３０が、”Ｈ”の場合）
<省略>